DISEÑO E IPLEMENTACIÓN DE UNA UNIDAD ARITMÉTICO LÓGICA ALU CON FPGA
Enviado por poland6525 • 15 de Marzo de 2018 • 959 Palabras (4 Páginas) • 319 Visitas
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[pic 12]
Figura6 . Esquema de conexión de un Barrel Shifters hacia la izquierda.
- PROCEDIMIENTO
Para el presente laboratorio se tubo en cuenta los siguientes condiciones de selección de operación y se describieron las operaciones pertinentes implementando los circuitos lógicos en VHDL
TIPO DE OPERACIÓN
SELECTOR DE OPERACIÓN
Op3 Op2 Op1 Op0
Descripción de OPERACIÓN
Resultado R
ARITMÉTICA
0000
Transferencia
R ← A
0001
Incremento
R ← A+1
0010
Suma
R ← A+B
0011
Suma con incremento
R ← A+B+1
0100
Resta
R ← A-B
0101
Resta Préstamo
R← A-B-1
0110
Decremento
R←A-1
0111
Multiplicación Aritmética por 2
R← A*2
LÓGICA
1000
A COMPLEMENTO
R←[pic 13]
1001
B COMPLEMENTO
R←[pic 14]
1010
AND
R← AB
1011
OR
R← A+B
1100
Función corrimiento a la izquierda del dato A
R← A con corrimiento a izquierda
1110
Función corrimiento a la derecha del dato A
R← A con corrimiento a derecha
1111
Función 1 diseñada
R← F1
Tabla 1. Condiciones de operación para el diseño de la ALU
5.1. Código general de operación
En este código se programaron cada uno de los sub programas en VHDL:
Se organizo de la siguiente manera:
Paso 1. Librerías:
Se llamaron las libreias:
library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
Paso 2. Entidad
Se definieron las variables consecuentes como vectores salidas y entradas respectiva mente, así como las variables de estado lógico.
entity ALU is
port (
S: in std_logic;
A,B: in std_logic_VECTOR(3 DOWNTO 0);
PRUEBA: out std_logic_VECTOR(13 DOWNTO 0);
... );
end entity ALU;
Paso 3. Arquitectura
Se llamaron las entidades de los sub programas como componentes y sus respectivas variables de entrada y salida.
architecture rtl of ALU is
COMPONENT MULTIPLICADOR_FINAL is
port(
A,B: in std_logic_VECTOR(3 DOWNTO 0);
SALIDAS: OUT std_logic_VECTOR(7 DOWNTO 0);
S, Cout : out std_logic_VECTOR(11 DOWNTO 0)
);
end COMPONENT MULTIPLICADOR_FINAL;
y así respectiva mente con todos los sub programas.
Paso 4.señales
Se definieron algunas señales de conexión internas como vectores y estados lógicos para la interconexión de los sub programas y estados lógicos
Paso 5 instancias
Se instanciaron los sub programas con las nuevas variables y las conexiones pertinentes en algunos casos bit a bit
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