PAPER – Circuitos Analógicos

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AGC debe reaccionar rápidamente a los cambios de voltaje de la batería; Un valor típico en los productos de hoy es nunca menos de 20 s / dB de reducción de ganancia para el tiempo de ataque. Este valor debe ser de todos modos cambiable con un ajuste de registro. Para evitar "bombeo" de sonido, el tiempo de liberación de salida para la ganancia debe ser mayor; El valor típico de 1600 ms / dB con pasos de 0,5 dB son bastante comunes, este valor también debe ser cambiable desde el registro de configuración [9]. En conclusión, AGC monitorea el voltaje de la batería y la señal de audio, disminuyendo automáticamente la ganancia cuando el voltaje de la batería es bajo y la potencia de salida de audio es alta. Encuentra la ganancia óptima para maximizar la sonoridad y minimizar la corriente de la batería, proporcionando un audio más fuerte y evitando el apagado anticipado en las tensiones de la batería al final de la carga. AGC disminuye la ganancia del amplificador cuando la señal de audio excede el nivel del limitador. El nivel del limitador disminuye automáticamente cuando la tensión de alimentación (Vbat) está por debajo del punto de "disparo". La Fig. 1 (b) muestra un ejemplo del nivel de limitador programable en función de la tensión de alimentación.

Otra cuestión está relacionada con la elección de los altavoces: los teléfonos móviles no pueden permitirse altavoces de gran tamaño, por lo tanto, la alimentación de más de 1 W en pequeños componentes conduce a un alto riesgo de daño permanente. Otra forma de aumentar la potencia de salida sin necesidad de un circuito de aumento es reducir la impedancia del altavoz. Varios productos muestran la capacidad de proporcionar 3 W en 3 Ω cargas mínimas en paquetes muy pequeños, tales como 9-ballWafer Level Paquete de Escala de Chip (WLCSP). Esta tendencia requiere un cuidado especial en el diseño de teléfonos móviles: conducir una gran cantidad de energía en cargas de impedancia muy baja aumenta dramáticamente las pérdidas debidas a la interconexión parasitaria. Esto justifica la elección de los paquetes mencionados sin cables de unión y de pequeño tamaño, con el fin de acortar tanto como sea posible la distancia entre el amplificador y el altavoz. Sin embargo, los "pequeños" 4 Ω altavoces aún no están disponibles en el mercado, por lo que la mayoría de las soluciones tienen que hacer frente a 8 Ω cargas con suministro potenciado.

El amplificador Clase D propuesto tiene una arquitectura clásica de segundo orden de bucle cerrado como se ilustra en la Fig. 2 basado en la modulación ternaria PWM clásica de muestreo natural de doble cara (NBDD) [7], [8]. La etapa de potencia del amplificador se basa en la topología dual N en cascada para optimizar el área total de la matriz, además de un conjunto de características adicionales de alto voltaje: Sistema EMI Ultra Bajo (ULEMI) para reducir la energía de pico de alta frecuencia y la trayectoria A/D de detección de corriente de carga para obtener, con un algoritmo de protección de altavoz dedicado, una imagen de espectro en tiempo real de la carga. Estos tres temas principales se presentarán en las siguientes secciones.

ETAPA DE ENERGPIA DUAL-N

En el diseño del amplificador Clase D adecuado para una potencia de salida superior a 2 W, el área de la etapa de salida representa más del 75% de todo el amplificador de audio. La optimización del tamaño de la etapa de potencia es, por consiguiente, un desafío importante para ahorrar área y coste de silicio.

Otro punto importante en el diseño Clase D de alta potencia es la fuente de alimentación asociada. Para alcanzar 2W de potencia de salida o incluso más, la tensión de alimentación tiene que ser superior a 5 V. En el diseño propuesto, para alcanzar el objetivo de 2,5 W 1% THD en carga 8 Ω se debe tener una tensión de alimentación de al menos 6,5 V Proporcionado por el impulso. Dicho voltaje más alto para la tecnología submicrónica profunda puede inducir problemas graves en la fiabilidad del silicio. En este diseño se ha utilizado una tecnología CMOS de 130 nm con una tolerancia de óxido de puerta de hasta 4,8 V sin ningún problema de confiabilidad. Para entregar tensiones de alta potencia y de soporte superiores a 4,8 V, se deben implementar arquitecturas en cascada para proteger los dispositivos MOS de la Inyección de Cargador Caliente (HCI) y evitar el uso de transistores de alta tensión que requieran un sistema de conducción más complejo y una extra-máscara en la tecnología requerida [6].

La bien conocida arquitectura en cascada P/N se puede utilizar para los propósitos de este diseño. Sin embargo, esta arquitectura consume mucho área debido a la mala fuente de drenaje de la resistencia [Rdson] del PMOS (alrededor de 3 veces más resistiva que una NMOS con dimensión equivalente). Si consideramos 'A' el área de un NMOS con dimensión dada W / L (Rdson es proporcional a u*W/L), el área total de la etapa de salida del puente H es entonces '4 A' (AQUÍ VA FORMULA). PMOS Rdson es obviamente el punto débil de la arquitectura cascada P/N. Otro punto importante es también el sesgo de voltaje de la puerta cascode PMOS. Al ser Vboost la tensión de alimentación de la Clase-D y Vbat el voltaje de la batería dado (es decir, la entrada del convertidor dc-dc de refuerzo), para asegurar la confiabilidad de todos los dispositivos, el voltaje de la puerta PMOS cascode debe ser "Vboost-Vbat".

Para generar dicho voltaje se necesita un circuito extra (tal como un LDO externo o una pinza activa interna), y el coste del área extra de silicio.

Una posible mejora es usar una arquitectura N dual-cascoded, en este caso el área total puede ser reducida en un 50% hasta '8 A', ya que sólo se utilizan NMOS. La Fig. 3 ilustra la comparación entre las topologías P / N en cascada y N-dual. La principal diferencia entre la topología dual N y la clásica es la presencia del condensador bootstrap (uno para cada rama de la etapa de potencia de la Clase D) requerido para suministrar al conductor y polarizar el cascode de los dispositivos NMOS de lado alto. El inconveniente principal es el control y la integración de esos capacitores de arranque para desplazar el control de puerta NMOS de "lado alto" asociado con un circuito dedicado para recargarlos cuando el NMOS de "lado bajo" está conduciendo (un diodo MOS incorporado está presente Recargar el condensador). Se requieren dos fases de control durante el funcionamiento normal, como se muestra en la Fig. 4.

La primera fase es la fase de carga del condensador (Fig. 4 (a)). Una señal de entrada ajustada