Capitulo 3 COMPUTER ORGANIZATION ANDARCHITECTURE.

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Microprocesador necesita 2 ciclos para traer el instrucción de 32 bits/operando.

c. el contador de programa debe ser por lo menos 24 bits. Típicamente, un microprocesador de 32 bits

Contará con un autobús de dirección externo de 32 bits y un contador de programa de 32 bits, a menos que se ven -

Segmento se utilizan registros que puede trabajar con un contador de programa más pequeño de la viruta.

Si el registro de instrucción debe contener la instrucción de todo, tendrá que ser de 32 bits Si contiene solamente el código op (llamado el registro de código op) entonces tendrá que 8 bits de largo.

3.4 en el caso (a) y (b), el microprocesador podrá acceso 2 * 16 = 64 K bytes; la única diferencia es que con una memoria de 8 bits que cada acceso transfiere un byte, mientras que con una memoria de 16 bits que puede transferir un acceso un byte o una palabra de 16 bytes. Para el caso (c), separar la entrada y salida instrucciones son necesarios, cuya ejecución generará "señales de I/O" independientes (diferentes de las "señales de la memoria" generan con la ejecución de instrucciones tipo de memoria); como mínimo, un pin de salida adicional deberán llevar esta señal nueva. Para el caso (d), que puede soportar 2 * 8 = 256 entrada y 2 * 8 = 256 salida puertos de bytes y el mismo número de puertos de 16 bits de entrada y salidos; en cualquier caso, la distinción entre una entrada y un puerto de salida está definida por la señal que genera la entrada ejecutada o instrucción de salida.

3.5 ciclo de reloj = 18 MHz = 125ns

Ciclo de bus = 4 × 125 ns = 500 ns

2 bytes transferidos cada 500 ns; así la tasa de transferencia = 4 MB/seg.

Duplicar la frecuencia puede significar la adopción de un nuevo chip de tecnología de fabricación

(Suponiendo que cada instrucciones tendrá el mismo número de ciclos de reloj); duplicación de

El bus de datos externo significa más amplio (tal vez más nuevos) datos de la en-viruta bus drivers/cierres y modificaciones a la lógica de control del bus. En el primer caso, la velocidad de los chips de memoria necesitará también doble (aproximadamente) para no reducir la velocidad del microprocesador; en el segundo caso, "wordlength" de la memoria tendrá que duplicar para poder enviar o recibir cantidades de 32 bits.

3.6 a. entrada del teletipo se almacena en INPR. El INPR solo aceptará datos del teletipo al FGI = 0. Cuando llegan datos, se almacena en INPR, y FGI es establecido en 1. La CPU comprueba periódicamente FGI. Si FGI = 1, la CPU transfiere el contenido de INPR a la CA y FGI se establece en 0.

Cuando la CPU tiene datos que enviar al teletipo, comprueba los FGO. Si FGO = 0, El CPU debe esperar. Si FGO = 1, la CPU transfiere el contenido de la CA a

OUTR y conjuntos FGO a 0. El teletipo establece FGI a 1 después de la palabra se imprime.

b. proceso descrito en (a) es muy derrochadora. La CPU, que es mucho más rápida que el teletipo, debe comprobar repetidamente FGI y FGO. Si se utilizan interrupciones, el teletipo puede emitir una interrupción a la CPU siempre está listo para aceptar o enviar los datos. El registro IEN puede ser fijado por la CPU (bajo control del programador)

3.7 una. Durante un ciclo de bus solo, el microprocesador de 8 bits transfiere un byte mientras que el microprocesador de 16 bits transfiere dos bytes. El microprocesador de 16 bits tiene dos veces la velocidad de transferencia.

b. suponga que hacemos a 100 transferencias de operandos y las instrucciones, de las cuales 50 son uno bytes largo y 50 son dos bytes de longitud. El microprocesador de 8 bits tiene 50 + (2 x

50) = 150 ciclos de bus para el traslado. El microprocesador de 16 bits requiere 50+ 50 = 100 ciclos de bus. Así, las tasas de transferencia de datos se diferencian por un factor de 1.5. Fuente: [PROT88].

3.8 del reloj es definir tiempos de evento en el bus; por lo tanto, deseamos para que una operación de arbitraje del bus a cada ciclo de reloj. Esto requiere que la señal de prioridad propagar la longitud de la cadena (Figura 3.26) en un reloj período. Así, el número máximo de maestros se determina dividiendo la cantidad de tiempo que toma un maestro de bus para pasar a través de la prioridad del autobús por el reloj período.

3.9 el dispositivo de prioridad más baja se asigna prioridad 16. Este dispositivo debe diferir a todos los demás. Sin embargo, se puede transmitir en cualquier ranura no reservado por los demás dispositivos de la OSE.

3.10 al principio de cualquier ranura, si ninguna de las líneas de TR se afirma, puede transmitir solamente el dispositivo 16 de la prioridad. Esto le da la media más baja esperar tiempo en la mayoría de los casos. Sólo cuando hay gran demanda en el autobús, lo que significa que la mayor parte del tiempo hay menos espera de petición, el dispositivo 16 de prioridad tiene el tiempo de espera más bajo promedio.

3.11 una. Con una frecuencia de sincronización de 10 MHz, el período de reloj es de 10-9 s = 100 ns. La longitud de la memoria lee el ciclo es de 300 ns.

b. la señal de lectura comienza a caer en 75 ns desde el principio del tercer reloj ciclo (en medio de la segunda mitad de T3). Así, la memoria debe colocar los datos en el bus no más tarde de 55 ns desde la T3. Fuente: [PROT88]

3.12 una. El período de reloj es de 125 ns. Por lo tanto, dos ciclos de reloj que se inserta.

b. de la figura 3.19, la señal de lectura comienza a elevarse en T2. Para insertar dos relojes ciclos, la línea lista puede poner en bajo el principio del T2 y mantenida baja de 250 ns. Fuente: [PROT88]

3.13 una. Un reloj de 5 MHz corresponde a un período de reloj de 200 ns. Por lo tanto, la señal de escritura tiene una duración de 150 ns.

b. los datos siguen siendo válidos para 150 + 20 = 170 ns.

c. una espera estado. Fuente: [PROT88]

3.14 un. Sin los Estados de espera, la instrucción lleva 16 ciclos de reloj del bus. El instrucción requiere cuatro accesos de memoria, resultando en 8 Estados de espera. El instrucción, con Estados de espera, toma 24 ciclos de reloj, para un aumento de 50%.

b.